一 : 数字集成电路设计流程是怎样？
[数字集成电路]数字集成电路设计流程是怎样？网友倪宁对[数字集成电路]数字集成电路设计流程是怎样？给出的答复：
两者最大的区别就是FPGA后端考虑较少，ASIC需要考虑后端。
（前端通常指，网表之前的阶段，后端通常指，网表实现成电路的阶段）
前端设计没有本质区别，但是如果设计中使用了vendor的库就需要区分，比如memory：FPGA里通常是lut搭的分布式memory或者block ram，但是asic里用的memory都是vendor提供的；还有IP core也是不同的，比如serdes。
还有方案上的区别，fpga因为没有流片成本，设计存在升级打补丁的机会，所以对设计的可靠性、方案的严密性可以在使用中慢慢打补丁，而asic一次流片成本太高，所以前期的设计对各方面的考虑必须非常严谨。
后端的区别就大了，一般说来FPGA后端绝大部分工作由厂商提供的工具完成，比如ise quartus，自动帮你完成了布局布线等，对于复杂的设计可能需要编写脚本等进行人工干预。总的来说FPGA后端可定制的内容受限，不是最优的结果，其成本、面积、功耗相对ASIC都较差。
而asic后端流程就比较复杂，区别不同的厂商、不同的工艺接点，都有不同的过程。
这里有cot和非cot流程，cot流程一般指设计方完成所有的后端流程（商务上这个费用不太清楚怎么操作，应该需要付出工艺使用的授权费），非cot指由vendor提供后端团队协助设计方完成后端流程，（当然这要付钱）。
具体流程建议上IBM TI等工艺提供商官网查询。
网友蒙面大侠对[数字集成电路]数字集成电路设计流程是怎样？给出的答复：
受邀，简单针对FPGA和ASIC说几句吧。
FPGA的本质就是个ASIC，主要由一些最简单的逻辑电路单元和连线资源构成，通过更改连线方式便可实现不同的逻辑功能，但是资源是有限的，所以针对不同规模的电路需要选择不同的器件。
数字集成电路设计一般也是针对通用的库来实现，库一般由代工厂提供，其本质也就是基本的逻辑电路单元。至于ASIC中的连线资源，就比FPGA要灵活多了， 一般根据你想做几层金属，就可以走几层的线，这和PCB板布线类似。其资源相对就是无限的，或者说你电路规模多大，你就可以把芯片做多大。
针对以上两点，FPGA设计和ASIC设计有着很大的相似之处，至少在数字电路这一块基本是相同的，当然ASIC要考虑的东西比FPGA就要多得多了。
以设计一数字电路的IP核举例吧
第一步，首先是要实现功能，方式一般采用HDL描述，如verilog，VHDL。当然对于小规模电路也可以采用电路图输入的方式。
第二步，得保证电路功能的正确性，也叫验证，可以通过软件仿真，硬件仿真等方式实现。软件仿真一般比较直观，方便调试，因为每一时刻的状态都可以看到，这好比调试软件程序。硬件仿真一般就是指FPGA验证，就是把电路用FPGA实现，然后去跑，这个的好处就是速度很快，譬如一个视频解码核，解一帧图像出来，软件仿真就算用最好的服务器，也得跑上多少秒，但是在FPGA中实现的话，基本就是多少毫秒了。这对于一个需要大规模验证的电路来说，是必不可少的。
前面两步对于数字IP来说，ASIC和FPGA基本一致，除非一些实现技巧的差别。
第三步，在你描述的电路正确性得到确保之后，你就要实现它，就是要把你写的那些代码变成实实在在的电路，如寄存器还是与非门，这个过程就叫综合。由于电路规模日益复杂，一般最基本的电路就被做成了cell，如寄存器，与非门，就不会再细化到用三极管怎么去搭的问题了。这一步对于FPGA和ASIC来说就是最小的那个单元不一样。FPGA是做好的电路，一般顾及通用性和效能，基本电路单元就做得比较大，如LUT，就是由寄存器和与非门构成，你可能只用了其中一个与门，但是还会占用这么一个单元。对于ASIC来说，两输入的与非门，就是一个简单的门电路，甚至为了区分驱动能力和时序特性差异，还分了好几个等级，有的面积小，有的驱动能力强。总的来说这一步就是工具把你的描述变成基于库的电路描述。
第四步，你得到基于库的电路描述之后，就要考虑这些单元怎么摆放的问题，这叫布局布线。FPGA的话连线资源有限，所以需要不断地调整，在保证时序要求的情况下，把你的电路映射到其固定的资源分布图中间。ASIC的话一般是根据周边电路需求，时序要求，把你的电路放到芯片的某个位置。在摆好之后还得考虑连线是否能通，各级延时是否能满足电路的建立和保持时间要求等等。
第五步，输出。FPGA就是输出一个配置文件，告诉FPGA芯片该怎么样去配置其电路，使其实现预期功能。该文件可以在FPGA上电之后再由PC下载进去，也可以保存在Flash里，电路上电之后自动配置。ASIC就是输出一个版图文件，告诉代工厂该怎么去腐蚀硅片，该怎么连金属等等。
当然在这过程中间会有各种各样的辅助步骤。总的来说都是为了确保你设计的电路正确及正确实现你的电路。
罗罗嗦嗦说了一大堆，回头看似乎有点答不对题，其实你那些问题都不是问题，做过一遍之后就知道了，看别人说一大堆不如自己动手做一遍，具体做的过程有问题再提吧。
网友王顺对[数字集成电路]数字集成电路设计流程是怎样？给出的答复：
不好意思，这个问题我感觉我回答不了，我不太明白你问得到底是什么。
FPGA差不多只相当于IC的前端设计吧，你要做ASIC就是做前端设计？如果只是做很普通的芯片的话，前端设计和FPGA上应该没有太大的区别的吧。但是现在数字一般不都是VLSI嘛，芯片面积，功耗，速度是主要考虑因素，设计的目标都是以这些指标为约束的，而这些指标都要考虑Layout时用得元件库啦之类的问题，这些都跟FPGA没有太大的关系，因为是ASIC嘛，设计都是面向特定的功能的，所以你说得那个什么时序啊之类的真是不好说。我不知道你到底想问什么，你的问题题目是流程，内容又不要太笼统，流程可不就是一个很笼统的东西么？？或者是你想问其中的某一步？？看你的问题，我大概能猜测到一点你的意思，但是我不确定，一句话：如果只是普通小规模芯片的话，数字IC前端设计跟FPGA应该没什么差别的。
另外，我只是刚毕业的大学生，不是工程师，知识水平有限。回答得不满意，还请见谅。
网友JonsonXP对[数字集成电路]数字集成电路设计流程是怎样？给出的答复：
楼上对技术上讲解的很详细，我说点补充。
IC设计时先用FPGA做功能验证然后用ASIC流片是很常见的做法。但需要留意的是这里用FPGA是为了做功能验证，不论FPGA还是ASIC，设计的“逻辑”和“时序的顺序”应该完全一致。不同之处在于，如楼上所讲，由于FPGA与ASIC实现电路的方式完全不同，“时序的时间”长短是不一样的。
也就是说，FPGA验证成功的电路，ASIC流片时功能上应该是一致的（如果形式验证没问题）。而ASIC制作你的专用电路通常更快、功耗更低、芯片面积更小。这也是为什么最终产品不选择FPGA而需要ASIC流片的原因，一是FPGA无法满足速度、功耗、电路规模上的需求，二是ASIC量产价格便宜。
网友yx huang对[数字集成电路]数字集成电路设计流程是怎样？给出的答复：
感觉题主的电路比较简单，所以应该没有太多功耗，面积，频率的限制。
FPGA只能做前端验证，从上面回答也学到了最大好处是相比软件，simulation的速度快。所以只是验证某个比较不critical的功能用的，比如状态机，简单解码器什么。我浅显的经验里面基本只要逻辑对了就过关。
ASIC其实就很复杂了。主要的功力在后端，以及包括在前端时候就要考虑后端。ASIC永远都是考虑怎么达到performance的要求，然后不停的不停的不停的想办法做低功耗。用很多方法：可调电压，温度稳定性能，不同的pipeline设置等等。有时候还要考虑高频效应等等。
在我做的前端来看，setup hold violation和stack stealing配合后端工艺这个我觉得是最难的，然后就是更小node里面的variation更大了，所以要认真考虑yield的问题。这个跑题了。
总之，给题主：你问这个问题，说明电路的要求不难。好好学好hdl，搞对时序的逻辑。你基本就对了一大半了。多画画波形图，然后写代码时候注意process和component的区别。
网友石松华对[数字集成电路]数字集成电路设计流程是怎样？给出的答复：
文不对题。题目是数字集成电路设计流程， 具体内容却是问FPGA 和ASIC. 从这一点上看，题主对集成电路设计缺乏完整的认识。 FPGA 和ASIC 只是集成电路设计里的某一部分。或者说是流程上的某一部分。 或者呢，题主应该修改问题，就某一具体问题提出，比如， 如何用FPGA来验证功能正确性，如何进行时序分析等具体的问题。
网友蒙面大侠对[数字集成电路]数字集成电路设计流程是怎样？给出的答复：
我理解的设计流程
1.
搞清楚项目要求
比如视频压缩的算法 速度 功耗 面积
2.
根据项目要求决定电路结构和工艺 比如
量小速度要求也不高的话也许单片机就够了
连电路都不需要做
或者 FPGA 够了 或者 只能上 ASIC
以下只考虑 FPGA/ASIC
2. RTL 或者行为级编程
设计电路的各种模块
进行单元测试
各种 code review
基本上和软件编程差不多
只是心中要时刻有具体的目标电路结构
FPGA 也许需要用到厂家提供的库 比如
使用片上存储器或者其他特殊元件之类的
3. 门级仿真验证
根据制造商提供的库进行门级仿真验证
FPGA 的话到这一步基本就差不多完成了
ASIC 还要继续深入
4. floorplanning, place & route
FPGA 这些工具自动做的就差不多了
ASIC 需要调整的东西很多 不过也主要是调整一些约束条件
5. post-layout 物理验证
这个接触不多不好说
6. type-out + 测试
这个接触不多也不好说
ASIC 流片之后还要测试
发现问题再退回到相应步骤
我经历过最好的情况是
有一个外围电路的 Vdd 正负搞反了
直接把那跟线和针脚的连接切掉
或者在 pcb 上不连电源即可解决问题
有错的话欢迎指正
网友天志对[数字集成电路]数字集成电路设计流程是怎样？给出的答复：
还有一种文艺数字电路叫做全定制数字电路（full costume digital），多用于存储器，CUP一些关键电路设计，这个的流程就接近与模拟设计了。
普通数字电路就是
前端
用HDL描述功能和电路大致结构，验证的证明其合理性，并同时使用fpga实现进行片上验证
后端
综合出门级网表，然后布局布线，经过时序分析，门级电路仿真，功耗压降分析，插入dft逻辑等等后，进行物理验证，通过后投片，让后测试芯片看是否有bug，如果没有就成功了有就进行修补，从eco到重头再来复杂度不一。
二 : 设计思路流程分享
拿到一个项目时，如何把握设计方向？每个人都有自己的设计思路，下面分享下我的方法：
一、了解项目背景、受众群体，把握产品方向。
二、发散思维，搜集关键词。
三、结合关键词提炼出视觉元素。
四、确定视觉语言、元素及动态展现。
一、了解项目背景、受众群体，把握产品方向。
设计不只原型
一个成熟的设计作品，不仅要有绚丽的视觉效果，还要达到产品与受众群体的共识。作为设计师，了解游戏的背景，运营方向及受众群体，是最重要的环节，我们首先要了解：
1. 产品特性，需要展现给用户什么样的气质和感受
游戏的种类很多，畅游运营的游戏主要分为：MMORPG（大型多人在线角色扮演类）和A.RPG （动作+角色扮演），但无论是哪种游戏类别，在产品特点中都会展现不同的世界观：是根据历史题材改编，还是借助某些神话或完全架空的世界，游戏所处的年代 及地域差异等都是决定视觉设计的重要因素。
从美术风格表达上主要分为写实类、卡通类、Q版风格。
2. 这个产品的受众人群，他们需要什么样的视觉感受
设计前我们还要了解游戏的目标对象----年龄段、教育水平、用户习惯、用户喜好、消费能力等。
3. 遵循产品、受众人群定式，我有多大的设计空间
你做的一个项目在行业中已经有了很多同样的设计作品，他们已经把这样产品的定义上了某种感官的形态，个人比较赞同大遵循微创新的设计观点，竞品分析是一个重要的环节，竞品的不足是创新的切入点。
（竞品分析误区：参考竞品并不是抄袭。每个游戏都有自己的特点，竞品分析应该更注重理解设计者对产品的理解，以及结合用户群体对该游戏所做的视觉表达。）
二、发散思维，搜集关键词。
搜集关键词是一个做＋法的步骤。
结合上述你对产品的了解后，需要把所有关键词全部列出，并找到共通点。
三、结合关键词提炼出视觉元素。
搜集关键词之后，我们并不需要急于设计。先根据创意绘制一张草稿，根据草稿的所需元素，收集图片素材，提炼并加工组合。
在找到关键词共通点后，就到了脑爆环节，扫荡符合的图片能让你迅速找到灵感，更准确的定位基调和视觉展现效果。而整体效果的定位是设计的最初也是最关键的环节。
四、确定视觉语言、元素及动态展现。
设计语言、元素及动态展现都是依附于游戏的设计理念进行的设计传达，用于引导用户操作，对于用户来说，方便快捷的操作引导更胜于华丽的视觉效果，所以把视觉语言放在首位。
视觉语言：
界面中视觉认知过程为：视觉寻找、发现、辨别、识别、确认、记忆搜索。界面设计中概况简练醒目、简洁清晰，把握好艺术设计的原则，从而简化用户的思维成本和操作秩序，减轻用户［www.61k.com］的记忆负担。操作btn生动鲜明，可以吸引用户视线和注意力。
视觉元素：
产品定位，合理安排界面各元素的位置，将凌乱的页面、混杂的内容依整体信息的需要进行分组归纳、组织排列，使界面元素主次分明、重点突出，帮助用户便利的找到所需信息，获得流畅的视觉体验。
项目特色：
拥有独特的灵魂战斗体系、华美的战斗视觉表现和由卡通风角色设定所带来的青春范儿冒险玩法。
用户市场：
社群类硬核及游戏经历较多的用户为核心用户，社群类中轻度及游戏经历较少的用户为目标用户，探索类中轻度用户为潜在用户。目标用户更喜欢天堂的概念；好的音效，华美的战斗视觉表现，精致的人设，独特的灵魂战斗体系是比较吸引用户且用户评价较高的点。
目标对象：
· 19~29岁年龄段用户占约50%，其中19~24岁年龄段最多，主要为90后。目标用户在魔兽、天龙、剑三中分布最多。
· 他们游戏年限集中在3-6年，每周游戏天数在3-4天最多，单次游戏时长多为1-3小时。
· 练级、PK和做任务以探索场景和剧情是他们最主要的游戏内容。
· 竞技和休闲娱乐是他们最主要的游戏目的。与朋友一起娱乐、体验游戏的故事和内容也是他们的关注点。
· 多数人的月均端游消费在51-300元之间。
竞品分析：
竞品着重于表现史诗般的世界和强调操作感的动作玩法，《灵魂回响》在包装上需要体现出差异感。
主打视觉系的华美战斗以及独特的灵魂系统，满足用户需求的同时，也区隔于竞品强调操作感的真实动作。同时用天堂的概念提升品质感，并吸引核心用户群。
提取关键词：
结合关键词找相关元素，并搜集参考图片。
最终效果
整体画面以蓝紫色为主色调，符合游戏画面特性，同时运用炫光效果，增加炫酷感。翅膀采用水晶质感，增加视觉的华丽效果。
界面视觉方向：
体现游戏内奇幻的世界观，界面风格借鉴游戏内风格元素，使得整体视觉更贴合游戏本身。
提取关键词：
结合关键词找相关元素，并搜集参考图片。
最终效果
以卷轴为原型，加入重质感元素，在底纹与进度条按钮中融入魔法灵魂元素。
项目背景：
天神纪涵盖了中、日、亚、韩、东南亚等亚洲多国文化元素，是一款以东方幻想风格为核心差异化的传统探索类3DMMORPG。强调建立在RVR模式下 丰富的探索乐趣。通过“视觉”“故事”“内容”的包装，为玩家呈现一个有着庞大故事文化背景，极致丰满探索玩法的亚洲幻想游戏世界。
用户市场：
3DMMORPG用户，对CE3引擎制作有较高的认可度。追求华丽且具有明显个性的视觉表现。相比整体游戏用户而言，对游戏传播通路比较熟悉，社群讨论类型的渠道相对较为活跃。
目标对象：
用户年龄在19~28岁，企业职员和学生最多，学历普遍偏高。
竞品分析：
竞品着重于表现史诗般的世界和强调操作感的动作玩法，《天神纪》在包装上需要体现出差异感。
围绕东方幻想的美术风格进行包装，元素包含中、日、韩等多国文化元素，强调异世界的世界观。
提取关键词：
结合关键词找相关元素，并搜集参考图片。
最终效果
界面主体以水墨与剪影原画相结合的形式表现，体现游戏世界观，按钮采用东方古代旗帜的形式，来加强东方元素。
后语：
通过以上方法，可以延伸出产品简版的视觉规范，以便把控设计风格，这样可以打好坚固的基础，设计工作才能更高效。
原文来自：畅游视觉设计中心
三 : 利用uc3907设计成熟均流电路
本电路图所用到的元器件：
UUC3907
UC3907的结构图
由图可知，UC3907从结构上可以分为电压环和电流环两部分。电压环由电压放大器、地放大器和驱动放大器构成；电流环由电流放大器、调整放大器、缓冲放大器和状态指示构成。
31电压环
（1）电压放大器
电压放大器是作模块输出电压调整的反馈控制级，整个电压回路补偿通常就连在该放大器上。输出偏差限定在2V，以提高系统的大信号响应。在检测中电压放大器和地放大器配合，电压放大器完成高阻抗正极性测试，地放大器完成高阻抗负极性测试。
（2）地放大器
地放大器是一个具有－0.25V偏置的单位增益缓冲器。在保持负极性输入端高阻抗时（该端被认为是“真的地”—4脚），该偏置使放大器有足够的负电压来提供所有的控制偏置和工作电流。地放大器的输出（6脚）是模拟地。0.25V的偏置加到1.75V的参考电压以在电压放大器正输入端得到2V的参考电压，微调±1.25％。
地返回端（5脚）能得到最大负电压，并且比负极性测试输入端（4脚）低0到5V。所有芯片电流通过该管脚返回芯片。
（3）驱动放大器
驱动放大器是增益为－2.5的反置放大器，它将反馈信号耦合到功率控制器。电流设定电阻Rset用来建立控制环的前馈转换功能和最大驱动电流。驱动放大器的极性这样来设定：在正检测输入端（11脚）电压的升高，光耦电流增加，原边PWM的占空比减少。这将保证正确的启动，因为在电源开机时副边没有能量。
驱动放大器将电压放大器的输出转换为误差电流，提供给光耦。
32电流环
（1）电流放大器和缓冲放大器
芯片的均流部分使用了电流放大器、缓冲放大器和调整放大器。电流放大器的输出是代表了负载电流的模拟信号（VCA=20×RS×IOUT），电流放大器的输出连到驱动均流母线的单向缓冲器。因为缓冲器只提供电流，这保证了最大电流的模块成为主模块，并通过低阻抗驱动均流母线，所有其它模块的缓冲放大器由10k阻抗到地而无效。
（2）调整放大器
调整放大器将模块自身的负载电流和最大模块电流相比较，以调整模块电压放大器的参考电压来保持均流。调整放大器是一种跨导型的放大器以限定带宽，防止噪声进入参考电压调整电路。调整放大器的输出（14脚）通过一个补偿电容到模拟地（6脚）。地参考补偿类似于内部补偿，但没有正信号的问题，因此输入端滤去了不需要的噪声。调整放大器在反向输入端有一个内置50mV的偏置，它使模块作为主模块时产生低输出，不产生调整指令。当50mV的偏置代表了均流误差，电流放大器将通过检测电阻将其减少到2.5mV。这使所有的从模块均流，而主模块运行值稍高于从模块。这个偏置也抑制了循环和低频噪声争夺主模块的位置。
（3）状态指示
状态指示脚用来指示哪个模块是主模块。当调整放大器的输出为低，集电极触发。当并联模块中一个模块过流，该引脚将指示电流最大的模块帮助诊断出错模块。零电流或低电流错误对其他模块没有影响，并且对电压控制和均流没有影响。
4并联模块的启动
模块并联时必须考虑启动状态，4个5V电源模块并联的启动时序图如图4所示，一旦原边提供功率，功率级将需要最大占空比直到单模块反馈信号控制输出电压。在时间t1，模块＃1由于电流最大成为主模块，这使输出电压高于其他模块。其他模块将反馈零占空比信号到功率级，并保持空闲状态。在这一点主模块提供所有的负荷电流，并且在均流母线上输出响应电流。其它模块的调节放大器检测到其负载电流和主模块电流的差异，开始转换调节放大器的输出来提高电压放大器的参考电压。同时主模块的调整放大器输出保持钳位在低于调整门限，从而保持原参考电压不变。在时间t2，其他的三个调整放大器超过调整门限，开始改变参考电压。在时间t3，模块＃2的参考电压最接近主模块，并且负载电流在这两个模块间均分。另外两个模块＃3和＃4依然在调节参考值。在时间t4，模块＃3取得理想电压，负载电流在这三个模块间均分。在时间t5，最后一个模块完成了参考值调节，因此电流均分。
为了限制电流环的带宽，调整放大器需连电容CI补偿。若所需调整放大器的带宽为500Hz，CI为1μF。最低参考电压时，调整放大器输出为：
Vadj=(VREFmax－VREFmin)17.5＋1
=30mV×17.5＋1
=15.3V
5电压环和均流环设计
均流系统包括两个环路：电压环和均流环。电压环调整输出电压，并且为了有良好的瞬态响应，电压环的响应比电流环快。电流环是一个低带宽环以抑制从均流母线上产生的噪声，并且带宽应该足够低以防和电压环相互作用,即电流环比电压环的交越频率低并且分得足够开，但电流环的交越频率也不能太低，因为这需要过大的补偿电容。电压环的响应由调制电路拓扑、环路其他增益函数决定。为了稳定性，电流环在电压环的交越频率处不能产生过度的相移，所以电流环的交越频率比电压环的交越频率至少要低10dB/十倍频，最好低20dB/十倍频；并且电流环的零点应该在
UC3907完成的4模块启动时序（无软启动）
模块均流电路
电压环的交越频率的左边，如可以在电流环的交越频率处设置一个零点，这样可以减小电流环在电压环的交越频率处产生的影响。
根据电流环均流电路，功率电路及整个系统（均流电路和功率电路的组合）的幅频特性、相频特性作出的波特图如图所示。
实验结果 :
用UC3907设计均流的50V/80A电源系统，使用4个20A电源模块并联，模块均流电路如图6所示。
UC3907的14脚输出在1.5V到2.25V之间，6、7脚和电阻R1、R2构成回路，使发射极约为1.5V。对于主模块，14脚输出为1.5V，所以NPN三极管不通，集电极接5V的高电位到控制电路；对于从模块，14脚约为2.25V，三极管导通,集电极电位从5V下降到4.75V左右，再接控制电路调整输出跟随主模块。
实验数据如表1、表2所列。
表1负载电流40A时的均流状况 模块1 模块2 模块3 模块4 系统 电流/A 9.8 9.9 9.9 10.4 40 均流偏差 －2％ －1％ －1％ ＋4％ 表2负载电流60A时的均流状况 模块1 模块2 模块3 模块4 系统 电流/A 15.1 14.6 14.9 15.4 60 均流偏差 ＋0.67％ －3.67％ －0.67％ ＋3.67％ 结论:
从利用UC3907设计的均流电路的实验数据可以看出UC3907是一种性能比较好的均流芯片，能很好地完成均流任务。
本文标题：集成电路设计流程-数字集成电路设计流程是怎样？61阅读| 精彩专题| 最新文章| 热门文章| 苏ICP备13036349号-1